Доброго времени суток, дорогие единомышленники! После некоторого затишья у меня для вас 🆕новостной пост🆕.

Вот чем я хочу с вами поделиться:

1. На днях в канале выйдет заметка про использование параметризованных интерфейсов в верификационном окружении. На эту тему я видел уже не одно обсуждение (например, тут и тут). Решил максимально просто и доступно осветить эту тему.

2. Теперь для подавляющего большинства примеров из моих заметок будут предоставляться скрипты для запуска при помощи открытых Verilator и/или Icarus Verilog. Я делаю это с целью "отвязать" читателя от проприетарных симуляторов. Напомню, что примеры располагаются в репозитории на GitHub.

3. Как некоторые из вас знают, я работаю и преподаю в НИУ МИЭТ. Рад сообщить, что в этом месяце я запустил на мощностях ВУЗа факультатив по функциональной верификации. Основан на материалах школы синтеза, которые сейчас неспешно мной дорабатываются. Для меня это знаковое событие, так как моей целью является преподавание целого набора дисциплин по верификации в университете. Страница факультатива на GitHub (загляните в раздел Pull Requests, чтобы увидеть рабочий процесс).

4. В рамках грантового конкурса от российского альянса RISC-V я занимаюсь созданием небольшого курса по функциональной верификации RISC-V ядер. Курс будет построен полностью на открытом ПО и будет содержать практические занятия, которые каждый желающий сможет выполнить. Уже на следующей неделе постараюсь опубликовать ссылку на страницу курса в этом канале. Вы, дорогие читатели, первыми сможете его опробовать.

P.S. Сегодня (01.06.24) я очно буду на конференции FPGA-Systems 2024.1 в Москве. Буду рад пообщаться🤝