🔸Доброго времени суток, дорогие читатели! Любите ли вы делиться знаниями? Рассказывать о событиях в жизни, которые оказали на вас влияние и помогли в будущем?

🔸Профессия — часть жизни. Поделиться накопленным опытом и предупредить ошибки — именно эти цели я преследую, запуская цикл статей SystemVerilog Gotchas, Tips and Tricks. А еще я выигрываю себе время на разработку очередной части Demistifying UVM😁

🔸В данном цикле я буду делиться с вами интересными особенностями языка SystemVerilog и тем, как они могут проявляться в ходе функциональной верификации и как по возможности избежать негативных последствий этих проявлений. Первая часть уже доступна по ссылке ниже.

⚡️SystemVerilog Gotchas, Tips and Tricks, часть 1⚡️

🔸Рассказал в ней про параллельные процессы, concurrent assertions, упаковку массивов и еще нескольких особенностях языка SystemVerilog.

🔸В процессе подготовки примеров обнаружил некоторые несоответствия Verilator'а стандарту SystemVerilog и создал issues в официальном репозитории (подробнее о них — в статье). Возможно, стану contributor'ом одного из самых популярных open-source симуляторов!

🔸Читайте, распространяйте, делитесь впечатлениями, предлагайте улучшения! Всего вам самого наилучшего!🤝

📈Вас, дорогие единомышленники, уже почти 1000 человек в канале. Выражаю вам искреннюю благодарность за уделяемое внимание! После достижения заветной цифры планируется особое нововведение. Следите за обновлениями!

➖➖➖➖
#sv_gotchas