Верификация на SystemVerilog. "Я же все правильно написал, почему не работает?" или "гонки" сигналов на симуляции.
На лекции в Школе синтеза цифровых схем я обещал разобрать явление "гонок" сигналов в ходе симуляции. Слово держу. Приятного чтения и хорошего дня!
Post #14
3.55K