📈 Архитектура узлов. Архитектура транзисторов

Архитектура транзисторов следующего поколения

По мере того, как производители микросхем переходят на техпроцессы ниже 5 нм, каждое последующее поколение техпроцессов требует больше исследований и разработок, инвестиций и времени.

Транзисторы FinFET сейчас близки к пределам масштабируемости, поэтому лидеры отрасли переходят к устройствам с затвором, охватывающим всю поверхность (GAA - gate all around / с круговым затвором), на нанолистах, выпускаемых по техпроцессам, обеспечивающим плотность размещения 3 нм и 2 нм.

Дальнейшее уменьшение размеров вероятно потребует использования новых архитектур устройств для подавления эффектов короткого канала, паразитного сопротивления и квантового туннелирования.

Сейчас рассматриваются 2 ведущих кандидата: комплементарные полевые транзисторы (CFET) и Forksheet.

🔹 CFET — это архитектура транзисторов следующего поколения, которая обещает более высокую плотность интеграции и дальнейший рост производительности. Intel, Samsung и TSMC активно исследуют CFET, и хотя сроки коммерциализации различаются в зависимости от компании, рынок ожидает, что первичная коммерциализация устройств на этой архитектуре может прийтись на начало 30-х годов, если получиться создать необходимые производственные процессы и добиться снижения производственных затрат «на пластину» (обеспечить достаточный «выход годных»).

🔹 Между сегодняшним GAA и полноценным стеком CFET лежит концепция Forksheet, которая вводит диэлектрическую «вилку» для изоляции соседних стеков нанолистов и еще большего уменьшения шага затвора. Некоторые исследовательские консорциумы рассматривают Forksheet как разумный переходный этап, другие намерены перескочить через него, сосредоточив ресурсы сразу на CFET.

💎 Какой бы путь ни возобладал, эра пост-2-нм будет зависеть от масштабных инвестиций, новых материалов и передовой 3D-интеграции (упаковки). Гонка за уменьшением узлов вероятно будет ожесточенной и, безусловно, продолжит менять ландшафт полупроводниковой промышленности.

@RUSmicro, по материалам отчета PwC Semiconductor and Beyond

На картинке из отчета показана эволюция основных архитектур транзисторов в привязке к техпроцессу/плотности размещения