Saleae-наоборот

Вот есть замечательный продукт Saleae и его опенсорсный побратим Sigrok (на базе которого, кстати, есть и коммерческие проекты).

Основой логического анализатора служит чип FX2LP (CY7C68013A) - мост HighSpeed USB to 8/16bit parallel bus with FIFO ( или т.н. General Programmable Interface).

Так вот эта параллельная шина двунаправленная и странно что такое классное по функционалу и притом дешевое железо не приспособили для формирования сигналов (кто-то по-старинке скетчит на ардуинке (с) @iDoka).

Как бы упростилась жизнь, если бы такой функционал был бы у железки, которая фактически есть в логове каждого DIY-щика. Тем паче, что в дешевых клонах даже часто не ставят однонаправленного буфера перед FX2, ограничиваясь резисторами. Т.е. фактически фича генератора может быть добавлена чисто на программном уровне: заменой FW, которое грузится с хоста при каждом подключении.

Просто представьте: описываете вы эпюры на yaml, json (wavedrom), да даже просто пишете тестбенч на верилог и потом скармливаете в ПО генератора VCD-дамп 😍. Притом, в отличии от того же кейса лог.анализатора можно на хосте перед рилтайм-отправкой аналитически спрогнозировать получится ли сжать вейвформу так, чтобы она пролезла в рилтайм по USB (например тем же RLE, что бы минимумом ресурсов распаковывать на 8051 🙈).

Да, есть еще нюанс (и наверняка не один) в виде неоходимости как минимум одного входа TRIG (если формируем не периодические паттерны), но это уже погружение в детали.

PS: конструктивная критика и дополнения фичами всячески приветствуется

@embedoka