Записки CPU designer'a

На китайский видеохостинг выложили записи докладов с RISC-V Summit China 2023.

Если вы ждали запись выступления Александра Редькина, CEO Syntacore, на тему "Is RISC-V ready for the application class workloads?", можете посмотреть доклад по этой ссылке или в видео, прикрепленном к этому посту.

Спасибо русскоязычному комьюнити RISC-V за оперативную публикацию актуальных новостей.
Всем кто следит за развитием RISC-V и ищет сообщество единомышленников рекомендую подписаться на коллег.

Для эффективной работы с арифметикой с плавающей точкой полезно иметь инструменты, позволяющие конвертировать числа из шестнадцатеричного формата IEEE-754 в экспоненциальную запись и обратно. Такие конвертеры так же помогают лучше понять суть fp-арифметики, а так же здорово помогают при подготовки лекций и презентаций. Вот подборка таких конвертеров и инструментов для визуализации чисел в формате IEEE-754 [и чуточку Posit, конечно🎩]:

1. FloatConverter: Отличный инструмент для работы с форматом типом данных float32. Здесь наглядна показана кодировка IEEE-754, а так же эффекты изменения шага мантиссы при увеличении экспоненты.
2. Float to Hex: Удобный инструмент для преобразования hex в десятичную запись дробных чисел и обратно для 32/64-битных представлений IEEE-754.
3. FloatInfo: Новый инструмент, который предлагает вывод формулы, представление результата в рациональной записи и поддержку многих форматов, включая IEEE-754 64/32/16, bfloat16 и posit64/32/16/8.
4. Exploring Binary: Этот инструмент поддерживает 32/64-битные представления IEEE-754. Особенностью является широкий спектр представлений исследуемого числа, включая различные формы научной записи.
5. IEEE-754 visualization: удобный инструмент для визуализации представления числа в формате IEEE-754, особенно полезный на этапах изучения работы формата.
6. Half-Precision Visualization: в данной статье о формате fp16 на числовом графике можно изучить распределение значений half-precision арифметики.

Также, вам может быть полезен этот курс по арифметике с плавающей точкой на YouTube.

И в завершении поста рекомендую ознакомиться с размышлениями Jeff Johnson'a в 2018-м году о адаптации float point математики для AI приложений.

Сhips And Cheese или hidden gem в мире новостей о полупроводниках.

Нашел Записки CPU designer'a здорового человека крутой ресурс и спешу с вами им поделиться.

В современном интернете много ютуб-каналов и новостных агрегаторов, засоренных кликбейтными новостями или преувеличенной значимостью событий.
Например, недавно все бурно обсуждали новость о банкротстве компании Байкал, хотя речь шла о компании Т-платформы.

Сложившаяся тенденция современной журналистики сподвигло энтузиастов создать ресурс, который бы предоставлял актуальные новости, утечки, обзоры и анализ технологий без преувеличений, с подтвержденными/официальными источниками информации.
Основная цель ресурса — обеспечивать читателям надежную, проверенную и прозрачную информацию, подлинность которой можно легко проверить по официальным анонсам.

Сайт открылся не так давно, судя по датам публикаций, первая была представлена в Декабря 2020-го.

На момент написания поста успел прочитать буквально две статьи.
Что меня приятно удивило, в статье FP Scheduler Layout, неожиданно для себя нашел линк на крутые Ph.D тезисы по имплементации Superscalar Out-of-Order x86 soft-core на FPGA. Теперь нужно видимо прочитать всю диссертацию, чтобы понять как аспирант получил лицензию на имплементацию x86 soft-core и поддержку какого множества из ISA х86 автор работы реализовал (так что ли можно было🤔).

Хотите обзор китайского Loongson? Пожалуйста. Отечественных процессоров в коллекции статей не нашел.

"Chips And Cheese" представляется перспективным ресурсом для всех, кто ищет объективную и актуальную информацию в области полупроводников. В эпоху информационного шума и многочисленных кликбейтных заголовков такие ресурсы становятся настоящей отдушиной и островком спасения для профессионалов и энтузиастов индустрии🎩

Презентации с конференции HotChips 2023

Конференция HotChips завершилась в воскресенье, и уже сегодня в интернете появились доклады с этого мероприятия.

Мой список must see:

1) SiFive P870 RISC-V: Одной из самых заметных новинок стал анонс ядра серверного класса SiFive P870 RISC-V. Особое внимание привлекла поддержка OoO VPU, и имплементация выполненная в виде двух независимых векторных конвейеров. Особенно впечатляет глубина ROB, составляющая 1120 инструкций.
Для сравнения, у 3-летнего Apple M1 эта глубина была около 630 инструкций.
До момента релиза SiFive P870 только компания Semidynamics предлагала OoO VPU на рынке IP-core. Для application задач в SiFive решили использовать вектора длиной 128 бит. Так же стоит отметить, что эти конвейеры не симметричные. Операции деления и permutation отведены одному конвейеру, а задачи маскирования другому. В остальном конвейеры идентичны, оба имеют блоки обработки криптографических инструкций.

Однако, не все идут по этому пути. Например, BSC для HPC-задач активно продвигает идею использования сверхдлинных векторов размером 16Кbit!!! Подробнее аспекты и детали VPU от BSC смотри в статье про Vitruvius+.
Это показывает, как одно и то же ISA расширение может быть адаптировано под разные задачи.

2) Презентация Arm Neoverse V2: Этот доклад также вызвал большой интерес. В нем проводилось сравнение с первым поколением Neoverse. Напомню, что NVIDIA относительно недавно выпустила CPU (не GPU), на базе Neoverse V2. Судя по всему получилось у них очень неплохо.
NVIDIA Grace демонстрирует прирост производительности до 2,5 раз и увеличение эффективности в 3,5 раза в сравнении с AMD EPYC Milan. В проекте европейского импортозамещение EPI, так же используют ARM Neoverse, но первого поколения.

Больше докладов с прошедшей конференции HotChip можно найти тут.

DOOM 🔫

На недавно прошедшем европейском RISC-V Summit компания Semidynamics продемонстрировала преимущества векторизации на примере запуска DOOM на FPGA с софт-процессором Atrevido.

Теперь вы можете найти версию fbDOOM, адаптированную под векторное расширение RISC-V на github'e Semidynamics

Например, по этой ссылке можно посмотреть, как выглядит векторизация функции отрисовки текстур.

На представленном видео показаны два видеоряда, генерируемых на FPGA с тактовой частотой 25MHz. Видно разницу между работой OoO ядра Atrevido с подключенным векторным сопроцессором и без него. Разницу в приросте FPS можно увидеть на видео в начале поста или посмотреть демонстрацию с комментариями от директора Semidynamics на YouTube.

Для удобства счётчик FPS аппроксимирован к частоте реального процессора, а не прототипа на базе FPGA.

За что заслуженно можно поругать RISC-V так это за документацию. Если к ратифицированной спецификации Unprivileged/Privileged нареканий почти нет, то к оформлению спецификации на RVV, вопросы имеются.

Например, что раздражает в спецификации на RISC-V Vector, так это очень криво и неудобно составлен список инструкций,по моему субъективному, но единственно верному мнению 🤪

Список инструкций в adoc читается так себе. Если приноровиться все становится проще, но все еще не слишком удобно. А помимо этого у RISC-V Vector еще и куча intrinsic, а иметь под рукой актуальный список intrinsic'ов было бы очень удобно.

На просторах linkedin наткнулся на такой ресурс.

На этой странице вы можете найти список всех инструкций, определенных в RVV 1.0, иллюстрацию их кодировки, ссылки на реализацию в Spike, а также актуальный список всех intrinsic RVV.

И до кучи вам принес ссылку на intrinsics viewer, с удобным фильтром по типу операции: load/store, float-point, integer, bitwise, e.t.c.

Удобно, наглядно, делюсь 👌

Но мы же с вами знаем, что на все достаточно одной инструкции mov 🤭

А что посмотреть/почитать про последние тренды в производстве чипов? Сейчас все расскажу 😎

Завтра начинается RISC-V Summit China. Конференция пройдет с 23 по 25 августа. Сейчас можно ознакомиться со списком докладов и ждать пока на официальном ютуб-канале RISC-V зальют видео с докладами.
С расписанием докладов можно ознакомиться по ссылке.
Для себя отметил доклад CEO Syntacore с темой "Is RISC-V ready for the application class workloads?"

Вторая конференция это HOT Chips. Она пройдет 27-29 августа.
Пару слов про горячие чипы. На конференции "Hot Chips" крупнейшие компании из мира полупроводников, такие как Intel, AMD, NVIDIA и многие другие, представляют свои новейшие продукты и технологические достижения.
Это событие считается одним из ключевых мест для получения информации о будущем микропроцессорного дизайна и трендах в индустрии.

С нетерпением жду доклад от SiFive "Detailed Architecture Analysis and Key Features of SiFive’s latest high-performance out-of-order Vector Processor". Среди дизайн центров vpu с поддержкой OoO также есть у Semidynamics и не так давно его представила компания Syntacore.

Так же будут анонсы новых семейств FPGA hi-end класса от AMD и Intel
AMD Next Generation FPGA Built From Chiplets
Intel’s Agilex-9 Direct RF FPGAs with Integrated 64 GSPS Data Converters

А пока что самое время ознакомиться с докладами прошлых лет. По ссылке можно изучить программу 2022-го года [а если в ссылке заменить 34 на 33, то получите сборник докладов 21-го года]. Какой доклад почитать/посмотреть? Intel’s Ponte Vecchio GPU. Тут узнаете про Deep Learning AI, ускоритель для датацентров. В 21-м году понравился доклад про Neoverse N2 от ARM.

В заключение хочу подчеркнуть важность того, чтобы оставаться в курсе событий и следить за последними новинками в индустрии микропроцессорного дизайна. Мир технологий развивается стремительно, и каждая конференция или семинар может предоставить уникальные знания и понимание новых тенденций.

Stay tuned 😎

OpenSource + OpenSource. Новая отладочная плата на базе CV32E40P от OpenHW

Отладочная плата от компании с названием OpenHW Group не могла быть представлена иначе.

Этот тот случай, когда в открытом доступе буквально все - схематик и pcb файлы на печатную плату, ядро с открытым исходным кодом CV32E40P, открытый SDK на базе Eclipse

Процессор изготовлен по техпроцессу 22FDX на GlobalFoundries. На этом же заводе изготавливались процессоры в рамках первой фазы проекта EPI.
CV32E40P разработан силами ETH Zurich в сотрудничестве с университетом Bologna. Интеграцией конечного процессора и backend дизайном занимались QuickLogic и CMC Microsystems.

C документацией на процессор CORE-V-MCU можно ознакомиться тут. Из интересных особенностей - это интеграция eFPGA от QuickLogic. Как указано в новости - для ускорения AI/ machine learning (ML) задач . В ускорение AI/ML задач на eFPGA верится с трудом так что скорее можно расценивать eFPGA как приятное дополнение к остальной системе.

Так же из фишек — на плате установлен Espressif с поддержкой AWS IoT ExpressLink.

Цена на предзаказ $199.00 без учетов доставки. Условия и способ доставки смотри на сайте краудфандинговой компании

Новое расширение для x86 от Intel Advanced Performance Extensions (APX)

"В последнее время в микропроцессорах компаний Intel и AMD широко используются идеи, свойственные RISC-архитектуре, так что многие различия
между CISC и RISC постепенно стираются" Организация ЭВМ и систем.

Intel представила новое расширение APX.
Изменение, которое первым делом бросается в глаза - это удвоение регистров общего назначения (GPRs) с 16 до 32. Это позволяет компилятору сохранять больше значений в регистрах, в результате чего код, скомпилированный для APX, содержит на 10% меньше операций загрузки и более чем на 20% меньше операций сохранения, чем тот же код, скомпилированный для базового уровня Intel® 64. [количественные метрики взяты с сайта Intel].
За счет чего достигается повышение производительности? Сокращается количество операций типа регистр-память, что является отличительной особенностью CISC машин Доступ к данным через паттерн регистр-регистр не только быстрее, но также требует значительно меньше динамической энергии по сравнению с сложными операциями загрузки и сохранения данных через всю иерархию памяти.
Возникает вопрос, тогда почему Intel только в 2023 году решил довести количество регистров общего назначения до 32, когда в RISC этот подход используется не один десяток лет?
Давайте посмотрим на график [см.картинку] разрыва производительности памяти/процессора. В начале 80-х, в золотое время CISC, не было такого разрыва между производительностью памяти/процессора как в наши дни и подход для загрузки/сохранения операндов источников, операндов результата по типу память-память, память-регистр была абсолютно нормальной и типичной практикой.
Яркий пример того времени CISC машина VAX-11 с 12 регистрами общего назначения.
Но технологии не стояли на месте, и такой подход стал вызывать простои процессора из-за долгого обращения к памяти.
Ошибочные представление о развитии технологий у CPU архитекторов порой приводят к необходимости закрывать проблемы производительности специализированными Perfomance Extensions. ⌨️

Консорциум по разработке RISC-V процессоров

Не так давно я писал о том, что Google делает ставку на архитектуру RISC-V и упоминал о лицензионном конфликте Qualcomm & Nuvia против ARM.

Лицензионные войны, несостоявшаяся покупка Nvidi'ей компании ARM заставила кастомеров ARM задуматься о сложившейся зависимости от разработчика процессорных IP.

В результате последних новостей последовала реакция от крупных игроков в полупроводниковой индустрии — Robert Bosch GmbH, Infineon Technologies AG, Nordic Semiconductor, NXP® Semiconductors и Qualcomm Technologies, Inc. — объединились для совместных инвестиций в консорциум, нацеленный на содействие распространению технологии RISC-V на мировом уровне путем разработки аппаратного обеспечения нового поколения.

Новая компания, созданная в Германии будет нацелена на ускорение коммерциализации будущих продуктов на основе открытой архитектуры RISC-V. Основной приоритет будет сфокусирован на автомобильной промышленности. Германия уже не в первый раз показывает заинтересованность в технологии RISC-V. Например, компания BMW уже участвовала в EPI.

Все более известные участники индустрии переводят RND на архитектуру RISC-V. Этот тренд продолжает набирать обороты и привлекает все больше внимания и интереса.
Stay tuned 😎

Modern System-on-Chip Design on Arm

ARM выпустили занимательную книгу o проектировании Систем на Кристалле. Прочитать еще не успел, полистал по диагонали, ознакомился с оглавлением - выглядит достойно. Кратко освещаются важные аспекты дизайна и верификации современных Систем на Кристалле - AMBA 5 CHI, Credit-based Flow Control, Snooping, протоколы когерентности кэшей.

Расписаны они не сверхподробно, после прочтения вы с нуля MESI протокол не напишите, но поймете зачем и почему это нужно, куда копать дальше.

К книге можно относиться как к сборнику по ликбезу составных компонентов SoC. Если какая-то тема зацепила, то вперед гуглить, искать лекции, статьи на arxiv/ieeexplore.

Спасибо Владимиру Ефимову из чата Школы синтеза что поделился новостью о выходе книги.

В телеграм-канале, посвященном литературе о микроконтроллерах, вы сможете найти ссылку на скачивание книги, либо можете скачать книгу с сайта ARM.

BeagleV - еще одна отладочная плата с Xuantie C910 на борту

Инженеры из BeagleBoard представили новинку BeagleV.

Отладочная плата оснащена SoC Alibaba T-Head TH1520, использующим архитектуру RISC-V, с четырьмя ядрами RISC-V Xuantie C910 (RV64GCV [с поддержкой векторного расширения v0.7]), а также аудио DSP Xuantie C906, энергоэффективным ядром Xuantie E902, графическим процессором Imagination 3D с производительностью 50 GFLOPS и NPU с производительностью 4 TOPS.
Подробнее про C910 смотри в предыдущих постах на канале: про открытые ядра от t-head и пост про отладочные платы на базе risc-v.

Разработчики из BeagleBoard придерживаются принципов open-source и найти исходники дизайна отладочной платы можно на gitlab'e компании.

Со спекой на плату можно ознакомиться на сайте beagle board.

Из странного USB 3.0 Micro-B как разъем для подключения платы к ПК. Гуру схемотехники и стандарта USB подскажите в комментариях почему вместо type-c ставится такой монструозный разъем?

Видео с анбоксингом платы можете посмотреть тут. Рекомендованная цена новинки ~150$

Что там по аналогам, с чем сравнить? На ум приходит компания StarFive с их платами VisionFive и VisionFive 2. Платы от StarFive по цене/фишкам кажутся интереснее, но Бигль подкупает своим открытым дизайном и исходниками.

RISC-V Hackathon, и знакомство с Vyoma's UpTickPro tool

Анонс хакатона за день до закрытия регистрации, все как положено😅

Задача на Хакатоне - отловить баги при помощи программного обеспечения Vyoma's UpTickPro tool .
Информации о том что за ядро, какой набор команд на сайте не представлено. Все подробности расскажут 15-го июля на вводном вебинаре о "design verification challenge"

Если есть время и желания, то советую поучаствовать. Интересный опыт, знакомство с новыми инструментами, а если еще и займете призовые места - крутая ачивка для резюме 😎

Дедлайн регистрации до 14го июля 17:00 по Москве (7.00 AM PST). Участие в хакатоне бесплатное для всех.

Ядро с открытым исходным кодом от OpenPOWERFoundation (OPF)

Думали тут только про RISC-V? Наткнулся на интересный проект от OpenPower.

OpenPOWER - это инициатива, разработанная компанией IBM, направленная на создание открытой архитектуры компьютерных систем на основе процессоров POWER.

Документацию на OpenPOWER можно найти в соответствующем разделе сайта организации (Power ISA™ Version 3.1, документ на 1500+ страниц 0_о)

Пару слов от открытым soft-core IP от OPF.
Проект A2O оказался дружелюбным к opensource тулам - компилируется при помощи verilator, yosys, iveriolog.
Удивляет в проекте богатая документация, например на A2O подготовлен User Manual на 790 страниц.
Так что если есть желание изучить проект подробнее - go ahead.
Для компиляции проекта подготовлены сборочные скрипты, которые можно найти в репозитории, но в качестве таргет FPGA указана ADM-PCIE-9V3 Virtex UltraScale Plus. Так что чтобы засинтезировать проект под данную FPGA нужна соответствующая лицензия Vivado, но как уже упоминалось выше — можно обойтись симуляцией и сборкой при помощи opensource тулчейна. Например инструкции для сборки Litex с Verilator или тестовая симуляция через Cocotb + icarus.

Резюмируя - огромный, хорошо документированный проект, с поддержкой как индустриальных, так и открытых инструментов синтеза/симуляции. Простор для изучения и инженерного творчества огромный.
А как воспользоваться проектом - решайте сами.

И еще пару новостей о OpenPower Foundation (OPF).

1) В первом Efabless Open MPW Shuttle был проект Microwatt (ссылка на ядро ) от IBM. Ядро написано на языке VHDL.

2) Yadro, ранее обладавшая эксклюзивным доступом к разработке процессоров на RISC-архитектуре Power от IBM, приняла решение о выходе из консорциума OpenPower Foundation (OPF).

RISC-V Vector красиво и наглядно

Для тех кто устал читать векторную RISC-V спеку в надежде разобраться, чем vl отличается от VLEN и как верно задать SEW/LMUL под вашу задачу на просторах интернета нашел очень крутую презентацию от BSC в рамках проекта EPI.

Кроме разбора и иллюстрации основных терминов в спецификации RISC-V Vector так же сможете найти описание проделанной работы компиляторной команды для поддержи RVV LLVM, а так же сможете поработать с представленным в докладе компилятором на Compiler Explore.

Capability Hardware Enhanced RISC Instructions (CHERI) и RISC-V ядро от Miscosoft

Сегодня поговорим о CHERI и как Microsoft допиливал CHERI-IOT к softcore от ibex

Примерный перевод с сайта университета Кембриджа о том что же такое CHERI.
Capability Hardware Enhanced RISC Instructions (CHERI) - это архитектурная концепция и набор инструкций (да-да это ISA над ISA), разработанных для повышения безопасности и изоляции в компьютерных системах.

CHERI расширяет классическую RISC-архитектуру, добавляя в нее - специальные указатели, которые предоставляют дополнительную информацию о правах доступа к памяти.
Этот подход позволяет строго контролировать доступ к памяти и предотвращать ошибки, связанные с выходом за пределы выделенной области памяти или несанкционированным доступом к данным.
Основная задача исследовательского проекта - это повышение безопасности операционных систем, браузеров и других программных приложений, и может использоваться для создания защищенных окружений для исполнения кода с низким уровнем привилегий.

Microsoft для проекта cheriot-ibex имплементировала поддержку 30 (да-да спешите видеть как инженеры Microsoft пишут на Verilog!) инструкций из спецификации CheriIoT ISA.
Ознакомиться со спецификацией на Cheri IoT можно тут. Там же приведен список инструкций, необходимый для имплементации подмножества Cheri ☺️

После стольких лет?

Xilinx в недавнем релизе Vivado добавили поддержку линта.

Чем это принципиально отличается от подсветки ошибок и ворнингов, которые были раньше не расскажу. Кому интереснее покопаться подробнее - качайте последний релиз Vivado 2023.
Из приятных фич можно вейвить ворнинги, которые вам не важны в текущем проекте.

Линтер на лету ошибки не ловит, а при каждом изменении исходником нужно его перезапускать отдельно, как синтез или RTL analysis.

В релизе про Lint ничего не упоминается, а найти хоть какую-то информацию можно в нашем любимом UG895.

А если в поисках дешевого и строгого и сердитого линта, то не забывайте про Verilator.

Вот небольшой пост про настройку линтера Verilator.

Zfa Standard Extension for Additional Floating-Point Instruction

3-го мая 2023-го года на public review выкатили новое RISC-V расширение.

Основная фишка - это добавление Load-Immediate, а именно мгновенная загрузка в fp регистр, а не выгрузка из памяти или move из целочисленного регистрового файла, что в некоторых задачах будет ускорять передачу операндов на вычислительный юнит.

Откуда же брать эти константы? Как и где хранить знак, экспоненту, мантиссу? Предлагается хранить 32 значения, т.к. immediate поле кодируются 5 битами. Таблицу (массив хранимых значений) предлагается заполнить константными значениями, которые являются наиболее часто используемыми в наборе мат. библиотек, например: Min positive normal, inf, ±1.0, 0.5 и.т.д.
Конкретно, эти значения имеют не более двух значащих битов мантиссы, отличные от нуля. Такой подход был выбран для упрощения реализации таблицы. Чтобы хранить не все поле мантиссы [а это 52 бита для dp, 112 бит для qp], а только, например, старшие три бита, которые представляются различными комбинациями 1 и 0.

Для подробностей смотри раздел 25.1

Второе нововведение стандарта - это дополнение для операций минимума и максимума, видимо для того, чтобы поддерживать одновременно 2008 и 2019 стандарт 754-го, когда изменилась обработка функций max/min.

Стандарт IEEE 754-2008 определяет функции minNum и maxNum, которые возвращают минимальное и максимальное значение из двух входных данных соответственно. Эти функции не возвращают NaN, если один из входных параметров является NaN, а другой - не NaN.

Zfa вводит команды fminm.s и fmaxm.s, которые выполняют точно такую же операцию, как fmin.s и fmax.s, за исключением того, что если любой операнд является NaN, то возвращается каноническое NaN. Это означает, что если один операнд является числом, а другой - NaN, то возвращается каноническое NaN.

Рассуждения о различиях max/min в стандартах 2008/2019 и NaN-prop можно найти тут и тут.

Radiona ULX4M

Всем привет 👋

Готовится к выпуску новая отладочная плата от Radiona - ULX4M.

Предыдущая разработка компании ULX3S нашла большой отклик среди адептов open source hardware. Фишка ULX3S - это FPGA от Lattice ECP5, с которой умеют работать большинство открытых маршрутов проектирования HDL to bitstream, а так же внушительная периферия: GPDI, SDRAM, ESP32 (wifi + bluetooth).
Примеры проектов, реализованных на ULX3S можно найти тут.

А что там у новинки? Разработчики платы решили перейти к формату Expansion Boards & Accessories, когда у нас есть несущая плата с FPGA + DDR памятью, а ля System on Module от trenz-electronic и плата с необходимой периферией, куда подключается наш SoM. Соответственно платы расширения могут меняться в зависимости от задачи. Для видеопреоцессинга одна плата, для DIY проектов какие-либо шилды по размерам совместимые с малинкой или orangepi.

Подробнее с фишками платы и различиях в версиях LS/LD можно ознакомиться на странице проекта.

За ходом разработки можно следить на гитхаб. Да-да гитхаб для разработки печатных плат git тоже активно используется😎

p.s. Всем спасибо кто прошел опрос, лаба по RVfpga и задачки по HDL уже в работе 👨‍💻