✅RTL Designer в российскую технологическую компанию.

Компания рассматривает кандидатов из РФ и Беларуси.
З/п: обсуждается, соцпакет.
Формат работы: Офис, Удаленка, Гибрид((Москва, Санкт-Петербург, Нижний Новгород и Минск);
Уровень позиции: Middle, Senior

Стек: System Verilog, Verilog.

🔷Задачи:
Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

🔷Обязательные требования:
Опыт разработки RTL от 3 лет;
Знание Verilog/SystemVerilog;
Опыт использования RTL симулятора от 3 лет (any vendor);
Опыт использования Linux;
Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;
Опыт работы с системами контроля версий.

Знакомство с make и скриптовыми языками (perl/python/tcl/shell);
Опыт программирования на C/asm;
Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением;
Знакомство с методами формальной верификации, SVA.

Отклики ждем @fr_rec

--
[< Подпишитесь на канал «Работа в ИТ» >]