Принес вам сегодня крутой курс от ETH Zurich:
VLSI 2: From Netlist to Complete System on Chip

Этот курс охватывает весь путь разработки микросхемы - от написания кода на Verilog и синтеза до физического проектирования чипа, включая floorplanning, размещение и трассировку, анализ тайминга и проверку готовности к производству. По итогам студенты проходят полный маршрут создания собственного SoC, используя открытые инструменты и прорабатывая все ключевые этапы VLSI-дизайна.

Из плюсов, что курс почти полностью построен на полностью open-source тулах: OpenROAD, Yosys, Verilator.

Лекции доступны только в формате презентаций, видеозаписей нет.

Всем ботать курс, после выходных проверю 🤓