Машины с 64гб оперативки хватило, чтобы транслировать Chisel в Verilog.
XiangShan в минимальной конфигурации (осталось разобраться по докам на китайском, что же включает в себя сборка в
MinimalConfig и чем отличается от других). По времени ушло минут 40, что кажется вполне себе неплохим результатом.
Ограничил память ОЗУ для сборки минимального конфига в 40гб ( в Troubleshooting Guide рекомендуют 32гб, но решил взять запасом). Судя по тому, что выдавал репорт загруженности системы в топовой нагрузке сжиралось 50 гб ОЗУ🥲
Вопрос - к чему тогда параметр, который судя по описанию ограничивает максимальную загрузку ОЗУ?
Полученный Verilog файл весит 44мб, 680804 строк.
Далее интересно оценить hw utilization процессора и убедиться в том, что сгенерированный Verilog вообще синтезизурется.
Закинул сгенерированные файлы в Vivado, выставил флаг
out of context. Собирал проект под самый жирный Artix, увы под Kintex/Virtex синтезить не позволяет лицензия. Итоги синтеза смотрите на картинке.