С ChiselV и правда оказалось все проще. Chisel to Verilog в этот раз не запросил 16+гб оперативной памяти. Дизайн с первого раза собрался под Vivado. Покопался в Verilator, нарисовал в консоли название лучшего FPGA комьюнити🤟🏻

p.s. @KeisN13, я знаю что ты уже хочешь написать. Статья для ПЛИС-систем в процессе