Будничное напоминание для всех, кто забыл или не знал, что в SystemVerilog существуют два разных типа данных: int и integer, которые имеют разные определения. int — это 2-state (0, 1) тип данных, тогда как integer — это 4-state (0, 1, x, z) тип данных, что необходимо учитывать при верификации цифрового дизайна.
🖥