По старой традиции опять пропал на пару недель☺️
Перед RISC-V Summit привычный завал, но потихоньку буду возвращаться к ведению канала. Поговорим о новом чипе от Sophgo, партнёрстве Google и Qualcomm в проектировании чипов на базе RISC-V, и аргументах SiFive о сохранении C-extension для RVA профиля.

А сегодня обсудим первые шаги в разработке Matrix Extension для RISC-V ISA.

После заморозки для public review векторного расширения комитет RISC-V International приступил к выслушиванию предложений от членов RISC-V по теме матричного расширения. Сейчас различные компании представляют свое видение для развития будущего стандарта. После представления всех докладов будет сформирована рабочая группа, которая будет заниматься разработкой матричного расширения.

Матричные вычисления в контексте RISC-V ISA связаны с векторной спецификацией, а именно с векторными регистрами, где по определенным правилам и планируется хранить строки/столбцы матриц. Поэтому работа над матричным расширением не могла быть начата, пока векторное расширение не перешло в статус frozen.

За ходом работы комитета, а так же ознакомиться с записями прошедших обсуждений будущего стандарта и презентациями можно на github

Например, по этой ссылке можно ознакомиться с видением матричного расширения от Andes.

А по этой ссылке можно изучить презентацию и послушать доклад от представителей IBM и Esperanto.

Старт работы над матричным расширением RISC-V стал значимым шагом в эволюции архитектуры, привлекая разнообразных членов RISC-V для формирования будущего стандарта матричных вычислений. Этот процесс обещает открыть новые горизонты в мире вычислительных возможностей RISC-V.