IBM与西门子合作推进NanoStack 探索晶体管从二维缩放迈向三维堆叠

IBM与西门子宣布开展联合研究，推进IBM今年公布的NanoStack晶体管架构，重点开发新一代芯片设计、仿真与制造所需的工具和工艺。IBM负责半导体器件技术，西门子将贡献电子设计自动化、工艺模拟、光刻优化及先进制造软件方面的能力。双方计划建立更精细的虚拟模型，在真正制造芯片前模拟性能、优化设计并识别加工难题。

NanoStack的核心思路，是把传统上并排排布的晶体管改为垂直堆叠，并让不同层错位排列，以突破二维平面上继续缩小晶体管间距的限制。IBM称，新架构可以将不同材料组合用于各层，分别优化晶体管性能和功耗；借由将N型与P型晶体管上下叠放，设计者也能更灵活地选择材料与布线方式。IBM将其描述为业界已知首种基于纳米片的三维晶体管设计。

IBM今年6月公布了其7埃米级（0.7纳米）技术研究成果，称在指甲大小的芯片上可集成近1000亿个晶体管，密度约为其2纳米芯片的两倍。该“0.7纳米”指技术节点名称，并非芯片中每个晶体管的实际尺寸。IBM公布的论文结果估算，与其2纳米节点相比，新技术最高可带来约50%的性能提升，或在性能相当时降低约70%的能耗；另有研究显示，NanoStack架构可使SRAM面积缩小约40%。这些数字属于IBM对研究技术的测算和预测，不是已经量产产品的实测表现。

IBM此前表示，研究团队已通过超薄介电键合、双沟道工程以及可正常切换的CMOS反相器等实验，验证NanoStack结构具备实际制造和运算的可行性。不过，从实验室样品迈向量产仍需解决晶圆键合与对准、层间散热、微细布线、背面供电以及三维检测等问题。IBM曾称，最早可能在未来五年内推进至生产阶段，但此次与西门子的合作公告没有公布具体开发时间表、投资金额或商业量产客户。

这次合作的重点是建立让复杂三维晶体管可设计、可仿真、可制造的工具链，而非宣布新芯片已经投产。IBM和西门子希望把器件物理、芯片设计软件与制造流程协同优化，为NanoStack后续世代及超越7埃米节点的技术研发打基础。

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